UE Conception de circuits numériques / Design of digital circuits

VHDL (mis en commun Master NENT) / VHDL (joint with Master NENT)

Introduction aux concepts essentiels de la spécification, de la modélisation, et de la simulation d'un système logique en VHDL. À la fin du cours, les élèves doivent pouvoir comprendre une description de système numérique décrite en VHDL, et modéliser un circuit au niveau RTL en vue de la synthèse et de l'application des méthodes habituelles de validation.

Introduction to simulation, modelisation, of digital systems. Presentation of the different levels of representation (RTL, behaviora). Introduction to logic synthesis from a RTL VHDL description

1. Langage VHDL :

  - Entité, architecture
  - Types de description: description comportementale, structurelle, flot de données
  - Description non procédurale: signaux, retards, blocs gardés
  - Description procédurale: processus
  - Assertions
  - Configuration
  - Généricité

2. Sémantique de simulation :

  - Signaux déclarés et implicites, pilotes des signaux, élaboration d'une description VHDL
  - Algorithmes et structures de données d'un simulateur

3. Modélisation en VHDL :

  - Du circuit à  sa description en VHDL
  - Modélisation des contraintes temporelles : temps de pré-positionnement, de maintien.
  - Modèles d'automates, de graphes de contrôle.

4. VHDL pour la synthèse :

  - Paquetages standard pour la synthèse.
  - Sous-ensemble VHDL pour la synthèse: interprétation matérielle d'une description, le sous-ensemble standard IEEE de niveau RTL

1. VHDL Language:

  - Entity, architecture
  - Description styles: behavioral, structural, data flow
  - Non-procedural description: signals, delays, guarded blocks
  - Procedural description: process, function, procedure
  - Assertions
  - Configuration
  - Generics

2. Simulation semantics:

  - Declared and implicit signals, signal driver, description elaboration
  - Simulator algorithm and data structures

3. VHDL modeling:

  - From circuit to its VHDL description
  - Modeling temporal constraints: set up and hold time.
  - Control automaton, control graph model.

4. VHDL for synthesis:

  - Standard packages for synthesis
  - VHDL synthesis subset: hardware interpretation of a VHDL description, the standard IEEE RTL synthesis subset

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Conception logique (mis en commun Master NENT) / Digital design (joint with Master NENT)

1ère partie (CL1) : L'objectif de cette première partie de cours, outre son aspect introductif à  la conception de circuits numériques, est de comprendre, optimiser et concevoir, à  partir du fonctionnement du transistor MOS, les éléments logiques de base.

2ième partie (CL2) : L'objectif de la deuxième partie de cours est de concevoir des systèmes plus gros à  partir des éléments de base vue dans la première partie. Les méthodes et algorithmes de base des outils de synthèse automatique sont présentés

Savoir concevoir des circuits numériques étant donnés une spécification de fonctionnalité et un ensemble de composants de base

First part (CL1): digital system design based on MOS transistors, basic cells

Second part (CL2): Method and tools used in system design, base of the Computer-Aided-Design tools (logic synthesis, High level synthesis, Data-path-FSM architecture)

CL1 :

- Le transistor CMOS
- L'inverseur
- Les fonctions logiques de base
- Optimisations des portes logiques

CL2 :

- Rappel d'algèbre de bool
- Optimisation et factorisation des fonctions logiques (algorithme de Quine - Mc Kluskey)
- Architecture des FPGA
- Synthèse logique
- Décomposition d'un circuit en PC-PO
- Synthèse de la PC
- Synthèse d'architecture

CL1 :

- The CMOS transistor
- CMOS inverter
- Basic CMOS gates
- Optimizations of CMOS gates

CL2 :

- Bool functions and basics
- Optimization et factorization of boolean functions (Quine - Mc Kluskey method)
- FPGA architecture
- Logic synthesis
- Data-path and control parts of a chip
- Control part synthesis
- High level synthesis

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